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CY28445-5
..................... Document #: 38-07739 Rev *C Page 24 of 25
The following diagram shows the test load configuration for the differential CPU and SRC outputs.
CP U T
CP UC
M e a s ur em e n t
Po in t
2pF
IR E F
M e a s ur em e n t
Po in t
2pF
SR C T
SR C C
Dif fe r e n tia l
DO T 9 6 T
DO T 9 6 C
9 6 _ 100 _S S C T
96 _ 100 _S S C C
Figure 15. 0.7V Differential Load Configuration
2.0V
0.8V
3.3V
0V
T R
T F
1.5V
3.3V sig n al s
T DC
-
Figure 16. Single-ended Output Signals (for AC Parameters Measurement)
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